out_cml
 vss 36
 vddt 20
 outp 2
 outn 2
 inp 1
 inn 1
 bias_rstb 1
 cmlbias_ctrlb[3] 1
 cmlbias_ctrlb[2] 1
 cmlbias_ctrlb[1] 1
 cmlbias_ctrlb[0] 1
 cml_enb 1
padv_vss
 vss 36
 vddt 20
 vdda_1 20
 vdda_0 20
padv_out_cmos_en
 pad 4
 vss 36
 vddt 20
 vdda_1 20
 vdda_0 20
 out_en 1
 core_out 1
padv_vdda_1
 vdda_1 20
 vss 36
 vddt 20
 vdda_0 20
padh_out_cmos
 pad 4
 vss 36
 vddt 20
 vdda_1 20
 vdda_0 20
 core_out 1
padh_vdda_0
 vdda_0 20
 vss 36
 vddt 20
 vdda_1 20
padh_vddt
 vddt 20
 vss 36
 vdda_1 20
 vdda_0 20
padv_inout_cmos
 pad 4
 vss 36
 vddt 20
 vdda_1 20
 vdda_0 20
 out_en 1
 in_en 1
 core_out 1
 core_in 2
padh_in_cmos
 pad 4
 vss 36
 vddt 20
 vdda_1 20
 vdda_0 20
 core_in 2
padh_empty
 pad 4
 vss 36
 vddt 20
 vdda_1 20
 vdda_0 20
padv_in_esd
 pad 4
 vss 36
 vddt 20
 vdda_1 20
 vdda_0 20
 in 2
padh_out_esd
 pad 4
 vss 36
 vddt 20
 vdda_1 20
 vdda_0 20
padh_vss
 vss 36
 vddt 20
 vdda_1 20
 vdda_0 20
padh_out_cmos_en
 pad 4
 vss 36
 vddt 20
 vdda_1 20
 vdda_0 20
 out_en 1
 core_out 1
padh_vdda_1
 vdda_1 20
 vss 36
 vddt 20
 vdda_0 20
padv_out_cmos
 pad 4
 vss 36
 vddt 20
 vdda_1 20
 vdda_0 20
 core_out 1
padv_vdda_0
 vdda_0 20
 vss 36
 vddt 20
 vdda_1 20
padh_inout_cmos
 pad 4
 vss 36
 vddt 20
 vdda_1 20
 vdda_0 20
 out_en 1
 in_en 1
 core_out 1
 core_in 2
padv_vddt
 vddt 20
 vss 36
 vdda_1 20
 vdda_0 20
padv_in_cmos
 pad 4
 vss 36
 vddt 20
 vdda_1 20
 vdda_0 20
 core_in 2
padv_empty
 pad 4
 vss 36
 vddt 20
 vdda_1 20
 vdda_0 20
padh_in_esd
 pad 4
 vss 36
 vddt 20
 vdda_1 20
 vdda_0 20
 in 2
in_csda
 vss 36
 vddt 20
 out 2
 inp 1
 inn 1
pad_corner
 vss 36
 vddt 20
 vdda_1 20
 vdda_0 20
padv_out_esd
 pad 4
 vss 36
 vddt 20
 vdda_1 20
 vdda_0 20
